FIFO的使用非常广泛，一般用于不同时钟域之间的数据传输，比如FIFO的一端是AD数据采集，另一端是计算机的PCI总线，假设其AD采集的速率为16位100K SPS，那么每秒的数据量为100K×16bit=1.6Mbps,而PCI总线的速度为33MHz，总线宽度32bit,其最大传输速率为33*32=1056Mbps,在两个不同的时钟域间就可以采用FIFO来作为数据缓冲。另外对于不同宽度的数据接口也可以用FIFO，例如单片机位8位数据输出，而DSP可能是16位数据输入，在单片机与DSP连接时就可以使用FIFO来达到数据匹配的目的。 本文就讲通过ISE软件生成一个FIFO，并对其进行一些操作以求更加了解FIFO中各个信号的作用以及控制方法（有些简单步骤将省略不提)。 在这步中，由于现在做的不是soc工程，选择Native.

Next后，需选择时钟和存储器类型。1，时钟，由FIFO的作用可知大部分都是读写不同步的，这里我们也选择异步模式，即读写的时钟不同。2，存储器类型，这里主要是block RAM和distribute RAM之间的区别。简而言之，block RAM是FPGA中定制的ram资源，而distribute RAM则是由LUT构成的RAM资源。由此区别表明，当FIFO较大时应选择block RAM，当FIFO较小时，选择distribute RAM.另外一个很重要的就是block RAM支持读写不同宽度，而distribute不支持。在这里为了更全面的了解FIFO，选择block RAM以拥有非对称方向速率的特性。

读模式有两种选择，一般选择标准模式，至于First-Word Fall-Fhrough的含义请查看FIFO手册。写数据宽度定义为8位，写深度定义为256.读宽度定义为4位，而读深度将根据以上几个参数自动计算。但我们需要注意的是，在data port parameters处，有actual write depth和actual read depth,他们都比我们设置的要小，其意义以及原因将在例程中说明。

之后便是添加信号，信号越多越难操作，但同时也能让我们更加准确的控制FIFO，这里为了更好的了解FIFO，把所有能选的信号都选上。

接下来是复位信号以及可编程信号的配置。虽然在block RAM和distribute RAM中，复位信号不是必需的，但根据习惯，还是启用rst端口，且配置成同步复位，即整个FIFO共用一个复位信号，而不是读写不同的复位。至于编程信号，看选项就很容易理解了。配置如图，FIFO中数据达到200时，programmable full有效，数据为10时，programmable empty有效。

之后是写计数和读计数，都使之有效，由于写深度是256，读深度是512.因此写计数器的宽度定义为8，读计数器的狂度定义为9.其实不一定计数器一定要比深度大，当计数器计数最大值小于数据深度时，例如数据深度为512，而计数器大小为256，则每两个数据计数器计数一次。

通过点击View HDL Instantiation Template,我们可以看到所有需要例化的信号，以及格式。

在该FIFO例程中，首先是将1-255写入FIFO中，此时不读取，观察各个信号，然后再从FIFO中读出FIFO中存储的数据，此时不再写入，观察各信号。 代码如下：